摘要:本文介绍了一种可有效降低电容总值的分段式电容阵列型数模转换器。这种分段结构与传统结构的不同之处是在电容阵列中添加了一个缩放电容，该电容能给DAC的性能带来很大的提升。具体来说，缩放电容将N位的输入部分均分成了MSB和LSB两个子模块，阵列中最大电容的值会随之变为原来的倍，这会使得芯片面积急剧减小。并且，由于电容值范围的减小，器件之间的匹配程度会提高，低毛刺，低积分非线性和低微分非线性误差，高转换速度以及高无杂散动态范围等设计目标也因此变得易于实现。为了验证这些，本文提出了一种基于这种结构的12位DAC，采用0..18 μmCMOS工艺，并在spectre仿真器中对其进行了仿真验证，结果的分析将在后续部分予以呈现。

关键字：DAC，缩放电容，电容值减小，高速，低毛刺能量，微小积分非线性和微分非线性 高无杂散动态范围

目录

中文摘要

Abstract

第一章绪论-3

1.1研究背景和发展现状-3

1.2论文的组织结构-3

第二章数模转换器（DAC）简介-4

2.1.DAC的工作原理-4

2.2DAC的特性参数-4

2.2.1 DAC的静态特性-5

2.2.2动态特性-8

2.3 DAC的分类-9

第三章电路设计-9

3.1二进制转换网络的设计-9

3.2运算放大器的设计-12

3.3 二进制开关的设计-15

第四章DAC的仿真与分析-16

4.1 测试激励信号的设置-16

1.数字输入码的产生-16

2.清零信号的设置-17

3.基准电压的设置-17

4.2 仿真参数及仿真类型的设置-18

4.3仿真波形的分析与计算-18

第五章分析与总结-21

参考文献-22

致谢-25