摘要:除了逻辑电路的设计，自动布局布线也是集成电路设计中的重要一环，自动布局布线结果的好坏会对芯片的可靠性和工作性能造成重大的影响。

课题根据timing文件的约束，采用90nm工艺技术，编写脚本，对8位RISC core的自动布局布线进行研究。“RISC_CHIP”项目包含有2个Macro，22个时钟树信号源，22个Buf，130个Inv，980个组合单元等。版图中有6层金属层，总线长94793um，通孔11530个，设计面积124185um2。布局布线完成后进行RTL代码的验证，验证结果表明违规路径数目为0，基本达到了公司的设计要求。

关键词：8位RISC core；RTL；自动布局布线；TCL代码；时钟树综合

 

目录

摘要

ABSTRACT

第一章  绪论-1

1.1集成电路的发展-1

1.2集成电路的基本分类-1

1.3RISC的应用领域-2

第二章  后端设计环境-4

2.1Verilog-4

2.1.1简介-4

2.1.2用途及特点-4

2.2Linux操作系统-4

2.2.1Linux的特点：-4

2.2.2Linux树形目录结构-5

2.2.3Linux的文件系统-5

2.2.4Linux中的文件类型-5

2.2.5命令重定向和管道-6

2.3 90nm SMIC工艺库-6

2.3.1 90nm SMIC工艺库的特点-6

2.3.2 90nm制造工艺对处理器性能的影响-7

第三章  工作原理-8

3.1后端的设计流程-9

3.2TCL-11

3.3RTL-12

3.4时钟树-13

第四章  设计流程-15

4.1布局规划-15

4.2布局-17

4.2.1装载时序约束文件-17

4.2.2时序设置-18

4.2.3布局选项设置-18

4.2.4预布局及时序分析-18

4.2.5布局及时序分析-18

4.2.6布局后的第一次优化及时序分析-19

4.3时钟树综合-20

4.3.1时钟树选项设置-20

4.3.2时钟树综合-20

4.3.3时钟偏差、最小插入延时分析-21

4.3.4时序选项设置-21

4.3.5时序综合后的布局优化及时序分析-21

4.4布线-22

4.4.1装载天线效应约束文件-22

4.4.2分布式布线设置-22

4.4.3布线选项设置-22

4.4.4布线高级选项设置-22

第五章  结果分析-24

5.1静态时序timing-24

5.2布线完成后的验证report及结果分析-24

结束语-27

致  谢-28

参考文献-29

附录-30

附录A：布线前的RISC-30

附录B：布线后的RISC-31

附录C：布局布线结果report-32