摘要:随着集成电路的发展，集成电路越来越复杂，对集成电路设计也提出了更高的要求，设计难度大大增加。原先的动态时序验证方式已经不能够满足设计者的需求，静态时序分析以其更快捷更方便的特点成为集成电路设计中不可或缺的一环。

本文使用synopsys公司prime time工具对8位RISC core进行静态时序分析，该设计基于SMIC 90nm工艺库，使用Verilog HDL编写RTL代码，再使用TCL脚本实现静态时序分析流程，生成时序报告，对于时序上的违例进行分析优化，得到最终结果。最终的时序报告表明，在延迟取最大值，path type为max的条件下，clk、input、output三个report最后的slack结果分别为1.60、1.62、1.68，都大于0，符合上海屹澜信息科技有限公司的时序设计要求。

关键词：集成电路；RISC；静态时序分析；prime time

目录

摘要

ABSTRACT

第一章  绪论-1

1.1集成电路的发展以及趋势-1

1.2静态时序分析的重要性-1

1.3本文的主要内容-2

第二章  设计环境-3

2.1数字集成电路设计流程-3

2.2Linux系统-4

2.2.1Linux系统的特点-4

2.2.2Linux系统的文件结构-5

2.3 Prime time介绍-5

2.3.1 Prime time的特点和功能-5

2.3.2 Prime time和DC中的STA的区别-6

第三章  8位RISC core的工作原理-7

3.1 8位RISC core概述-7

3.2 RISC的架构-7

3.3 RISC模块划分-8

第四章  8位RISC core静态时序分析-10

4.1静态时序分析-10

4.1.1静态时序分析的主要步骤-10

4.1.2静态时序分析路径的定义-10

4.1.3静态时序分析的时序检查-11

4.2设置工作目录-13

4.3静态时序分析调用文件-14

4.4 Prime Time静态时序分析-15

4.4.1 设置环境变量-15

4.4.2设置时序约束-16

4.5时序违例检查-18

4.5.1 设置多周期路径-18

4.5.2设置虚假路径-19

4.5.3指定路径最小和最大延时、路径分析-19

4.5.4 setup time和hold time违例解决-20

4.6运行prime time-20

第五章 静态时序分析结果-22

5.1 生成report-22

5.2 report分析-23

结束语-24

致  谢-25

参考文献-26

附录-27

附录A 静态时序分析用到的脚本-27

附录B report结果-30

附录C RISC core的8个模块-32