摘要: 在集成电路设计中，静态时序分析在数字后端设计中占据这极为重要的地位，只要电路在静态时序中的report没有出问题那么电路中基本就不会有时序的问题。它不需要激励向量所以速度非常快。

本课题使用Synopsys公司的Prime Time软件对ORCA IP进行静态时序分析。在这个设计中设置的时钟约束为：最大输入延迟为8.00ns，最小输入延迟为2.00ns；最大输出延迟为4.00ns，最小输出延迟为1.00ns；建立时间和保持时间都是0.200ns。对report进行分析，查找违反hold的路径，优化buffer link消除了hold的违例。通过增加5个bufbd7的buffer达到时钟收敛，消除sd_DQ[0]端口到sd_DQ[7]端口时序违例。项目的report中slack（VIOLATED）变成slack（MET），时序容差为0.0302ns，低于晶门科技有限公司design rule中对时序容差的要求。

关键词：静态时序分析；ORCA；PrimeTime

目录

摘要

ABSTRACT

第一章  绪论-3

1.1集成电路发展-3

1.2我国集成电路产业的机遇-3

第二章  数字后端和工具介绍-5

2.1数字IC后端设计流程-5

2.2Vim/Vi-6

2.3Prime Time-9

2.4TCL-10

第三章  ORCA IP的工作原理-11

3.1ORCA IP的基本结构-11

3.2ORCA IP的指令-11

3.3ORCA IP的寻址方式-12

3.4 90nm SMIC工艺-13

3.4.1 90nm SMIC工艺的特点-13

3.4.2 90nm制造工艺对ORCA性能的影响-13

第四章  ORCA IP的静态时序分析-15

4.2静态时序分析的重要参数-15

4.2.1时钟偏斜和时钟抖动-15

4.2.2建立时间和保持时间-16

4.3静态时序分析-17

4.3.1读入设计数据-17

4.3.2添加约束-18

4.3.3检查设计数据-18

第五章  时序约束的优化-20

5.1获取report-20

5.2分析时序违例-20

5.3检查路径时序约束是否满足-21

5.4消除时序违例-22

结束语-24

致  谢-25

参考文献-26

附录-27

附录A将design orca读取入Prime Time的TCL脚本-27

附录B ORCA IP的SDC脚本-28

附录C ORCA的时钟约束-32

附录D静态时序分析的路径和端口延迟-33

附录E静态时序分析的最终report-34